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SSI磁致伸缩位移传感器高速并行数据采集设计

  SSI(synchronous serial interface)接口的线位移传感器适用于动态控制的应用场合。传感器内部数据的采集时钟需要与外部时钟频率同步,以保证控制系统采集数据的实时性和准确性。目前具有SSI接口的控制器分为两类:一类是PLC控制器中的SSI接口模块,它们速度较快但价格较高,只能应用于基于PLC的控制系统;另一类是将SSI接口信号转化为异步串行接口的控制器,它们可与工控机控制系统进行连接,但该类控制器由于将高速同步信号转化为异步慢速信号,不能满足工控机的实时控制要求。

  本文以CPLD器件为核心,给出了一种采用25位SSI接口的并行数据采集设计方法,从而实现了SSI接口的磁致伸缩线位移传感器到高速并行数据接口的数据转换,该方法可广泛应用于工控机控制系统并可推广到其他控制系统中。

  1、博尔森SSI接口线位移传感器介绍

  博尔森25位SSI接口的磁致伸缩线位移传感器电气接口为6根线,其中差分时钟信号线为CLK+、CLK-;差分数据信号线为DATA+、DATA-;外部电源供电线为VCC、GND。其接线简单,由于采用差分数据传输抗干扰性好,同时传输速度快、距离长,在100kHz的时钟频率下传输距离可达400m,距离25m以内同步时钟可达1MHz,精度最高可达5μm。

  2、总体设计

  将SSI磁致伸缩位移传感器信号转化为高速并行数据输出信号的总体方案设计如图1所示。

SSI接口转换为并行数据接口结构
SSI接口转换为并行数据接口结构

  CPLD逻辑器件接收外部的晶振时钟信号将其分频,并经单端转差分电路后作为与SSI接口的线位移传感器同步时钟,SSI接口线位移传感器输出的差分数据信号经差分变单端数据变换电路后送入CPLD逻辑器件,同步时钟信号发送的个数由CPLD内部计数器计数,当计数器达到指定时钟个数后将数据并行输出锁存到数据输出线上,经光耦隔离后送入计算机的DI采集板卡输入端,从而实现了SSI接口数据到并行数据输出的转化。本方案设计的好处在于SSI接口到并行信号转化完全由CPLD器件编程实现,节省了控制系统的开销,同时输出的数据信号经过光耦隔离,增强了CPLD高速工作时的稳定性,避免数据由串行改为并行时受到干扰。

  3、详细设计

  3.1、CPLD功能设计

  本设计中CPLD选用Lattice公司的M4A5-192/96.它包含96个用户可用I/O引脚,192个宏单元,用于完成SSI接口信号的同步时钟信号发送及同步数据信号获取,然后将接收到的串行同步信号变为并行数据信号输出,其内部功能实现结构图如图2所示。

CPLD内部功能实现结构
CPLD内部功能实现结构

  时钟发生器用于将外部的晶振时钟进行分频用作内部时钟,脉冲计数器1用于控制SSI一组25个计数脉冲的发生,以获取相应25位接收数据返回,脉冲计数器2用于控制脉冲计数器1的定时启动,以完成对SSI线位移传感器数据的连续获取,收发控制逻辑电路用于完成数据收发时的时序管理,确保数据接收发送的完整性。

  3.2、单端转差分变换电路设计

  本设计采用TI公司的差分线性驱动器件SN75174将同步单端时钟信号转化为抗干扰的差分信号,为SSI接口线位移传感器提供同步差分时钟信号。SN75174电气特性满足EIA/TIA-422-B和RS485标准,满足长线、噪音环境,最高传输速率可达4MHz,同时具有过热保护功能,供电电压为5V,输出电压变动范围为-7~12V。

  3.3、差分转单端变换电路设计

  本设计采用National Semiconductor公司的差分线性接收器件DS26C32AT完成对SSI接口线位移传感器同步差分数据信号的接收。DS26C32AT电气特性满足RS-422标准,供电电压为5V,数据输入电压变动范围为-7~7V,带施密特整形,能够较好地防止数据误码。

  3.4、光耦隔离电路设计

  光耦隔离电路用于实现CPLD并行数据输出信号与工控机数据采集板卡的隔离,确保CPLD工作稳定可靠。CPLD工作频率较高,外部电气干扰的介入容易导致CPLD工作的不稳定,而工控机采集板卡的地无法与外部电气回路脱开,此处加光耦隔离电路可确保CPLD工作的稳定性。

  光耦隔离电路选用TOSHIBA公司的TLP121.隔离电压可达3750V,集电极与发射极电压可达80V,输出电流可达50mA,转换速度可达1MHz,可以满足DI数据采集板卡的高速采集需求。

  3.5、电源变换电路设计

  电源变换电路用于为线位移传感器提供24V供电电源,以及为CPLD器件及外围芯片提供5V供电电源。

  3.6、CPLD收发时序控制功能的实现

  时序控制是整个系统的核心,用于确保数据采集的实时性和准确性。SSI接口通信时,在同步时钟的下降沿完成数据的发送请求,在上升沿开始接收数据,CPLD收发时序控制的关键就是要完成1ms的25位串行数据流的1MHz同步时钟自动收发时序控制。具体的实现流程如图3所示,硬件采用VerilogHDL语言实现。

25位SSI数据1ms收发时序逻辑控制流程
25位SSI数据1ms收发时序逻辑控制流程

  其中外部晶振时钟为4MHz,工作时1ms定时计数器time_cnt对外部晶振时钟进行计数,当计数到1ms时触发同步时钟下降沿启动同步数据传输,并对外部时钟进行4分频计数,使之变为1MHz串行同步时钟,在同步串行时钟的上升沿将同步传输数据读出并发送给25位数据寄存器,当接收完25位同步数据后,再将其一起同步输出,确保了同步数据输出的完整性。

  4、结束语

  以上给出了一种基于25位SSI接口线位移传感器的高速并行数据输出的工控机采集设计方法,提供了详细的设计结构图、硬件设计选型及CPLD内部自动收发硬件逻辑时序控制,并已成功应用于以工控机为控制核心的某型号玻捻机电控系统中。该设计具有采集数据实时性好、系统稳定、性价比高、便于与工控机接口等优点,可推广应用于其他控制系统中。